VNR Content
Pearl
Cho dù bạn có thích iPhone 15 năm nay hay không, có lẽ bạn sẽ nhận ra một điều, nhiều người chọn mua dòng iPhone 15 Pro vì một lý do: con chip A17 Pro tiến trình 3nm của TSMC.
A17 Pro được sản xuất bằng quy trình 3nm mới nhất của TSMC (N3B) và số lượng bóng bán dẫn đã đạt con số đáng kinh ngạc 190 tỷ. Đây là chip điện thoại di động đầu tiên trên thế giới sử dụng quy trình 3nm của TSMC và cũng là lần đầu tiên quy trình 3nm xuất hiện trên hàng tiêu dùng đại chúng mà người bình thường có thể mua.
Bạn biết đấy, khi kích thước chip ngày càng gần với giới hạn vật lý, khoản đầu tư cần thiết cho mỗi thế hệ nâng cấp nút quy trình cũng đang tăng tốc và chỉ riêng khoản đầu tư mới 3nm của TSMC đã vượt quá 200 tỷ USD.
Đầu tư lớn đồng nghĩa với chi phí rất lớn, nhất là khi quy trình trả trước chưa chín muồi và năng suất thấp, không nhiều ngành công nghiệp và công ty có thể chi trả chi phí sản xuất chip 3nm.
Trong số đó, điện thoại thông minh luôn là lực lượng mạnh mẽ và có động lực nhất để thúc đẩy sự tiến bộ không ngừng của công nghệ xử lý tiên tiến.
Một mặt, vì điện thoại thông minh cần nhồi chip với sức mạnh tính toán đáng kinh ngạc trong một không gian bên trong rất nhỏ, chúng cũng rất có khả năng giảm mức tiêu thụ điện năng và sinh nhiệt của chip;
Mặt khác, sản xuất chip quá đắt đỏ và mỗi năm chỉ có thể bán ra một tỷ smartphone để tạo hiệu ứng quy mô, không ngừng đẩy mạnh các quy trình tiên tiến để cải tiến công nghệ, nâng cao năng suất, để máy chủ, PC, máy chơi game và thậm chí cả ô tô sử dụng công nghệ sản xuất chip tiên tiến hơn.
Nhưng liệu đầu tư lớn hơn và công nghệ tiên tiến hơn có tương đương với "đúng"? Có thể là không! Thực tế cơn sốt tản nhiệt của dòng iPhone 15 Pro vẫn chưa qua. Về năng suất hay chi phí, luôn cao hơn là một đám mây đen bao phủ 3nm.
Ngày 10/9/2023, tờ "Nhật báo của Hội đồng Đổi mới Khoa học và Công nghệ" đã trích dẫn phân tích trong ngành rằng năng suất quy trình 3nm của Samsung và TSMC hiện vào khoảng 50%. Một nguồn tin tiết lộ rằng để giành được đơn đặt hàng chip di động 3nm từ các khách hàng lớn như Qualcomm vào năm tới, sản lượng cần phải tăng lên ít nhất 70%.
Trong sản xuất chất bán dẫn, năng suất trực tiếp có nghĩa là tỷ lệ chip có thể hoạt động bình thường trên toàn bộ tấm wafer được xử lý. Nói chung, hàng trăm chip trần giống nhau có thể được sản xuất trên một tấm wafer cùng một lúc, và sau đó các chip trần trên tấm wafer có thể được cắt ra, sau đó đóng gói và lắp đặt trên sản phẩm.
Trong các quy trình trưởng thành, năng suất của các xưởng đúc thường có thể đạt 99%, nhưng trong các quy trình tiên tiến, do độ khó của quy trình và một số lượng lớn các vấn đề trong giai đoạn đầu, năng suất có thể rất thấp. Tuy nhiên, theo quy ước, xưởng đúc không chịu trách nhiệm về chi phí sản xuất chip xấu và phần chi phí này do các khách hàng thiết kế chip, chẳng hạn như Apple và Nvidia chịu.
Tất nhiên, "năng suất 50%" có thể không đáng tin cậy và đã có một số lượng lớn thông tin từ nhiều nguồn khác nhau cho năng suất khác nhau, bao gồm cả năng suất của A17 Pro từ chuỗi ngành là 70-80%. Nhưng không có ngoại lệ, những tin tức này tiết lộ một thông điệp chính, đó là năng suất của 3nm rất thấp.
Lộ trình quy trình TSMC
Năng suất càng thấp, chi phí càng cao.
Đây cũng là lý do tại sao ngoại trừ Apple, tất cả các công ty thiết kế chip lớn khác đều không chọn sử dụng quy trình 3nm này và hướng nhiều hơn vào quy trình sau N3B. Theo kế hoạch trước đó của TSMC, quy trình 3nm của TSMC thực sự bao gồm N3B (tức là N3), N3E, N3P, N3X và các phiên bản khác.
Ngay cả trong những tin đồn trong ngành, ngay cả Apple cũng đã ký một thỏa thuận "đánh bạc" với TSMC, quy định rằng quy trình TSMC N3B trong năm tới là độc quyền của Apple và màng thải sẽ do TSMC chịu chứ không phải Apple.
Và nếu tỷ lệ năng suất quyết định phần lớn chi phí cao của 3nm, từ đó làm tăng ngưỡng giới thiệu các công ty thiết kế chip, thì mức tiêu thụ điện năng và các vấn đề nhiệt của 3nm cũng là những lý do chính để ngăn cản việc thương mại hóa chúng.
Nhưng phải có một vấn đề. Theo dữ liệu do Apple đưa ra, số lượng bóng bán dẫn trong A17 Pro là 190 tỷ, tăng gần 16% so với thế hệ trước đó, nhưng hiệu năng CPU chỉ tăng khoảng 10%, và số lượng nhân GPU đã tăng từ 5 lên 6, trong khi hiệu suất tối đa đã tăng 20%. Tuy nhiên, theo dữ liệu của GeekBench, mặt khác của sự cải thiện đáng kể về hiệu suất cao nhất là công suất cực đại của A17 Pro TDP đạt mức đáng kinh ngạc 14W.
Đây không chỉ là vấn đề của Apple và TSMC.
Khi kích thước bóng bán dẫn đạt đến giới hạn vật lý, các vấn đề gây ra bởi hiệu ứng đường hầm lượng tử trở nên nghiêm trọng hơn và rò rỉ do các electron chạy trốn sẽ dẫn đến các vấn đề tiêu thụ điện năng và nhiệt nghiêm trọng hơn trong chip. Do đó, kể từ 7nm, "sự lo lắng về quy trình" của toàn bộ ngành công nghiệp ngày càng trở nên rõ ràng hơn và việc khám phá những cách mới thoát khỏi Định luật Moore đã tăng tốc.
Tất nhiên, trở lại tiến trình 3nm, TSMC và Samsung không phải là không có sự chuẩn bị.
TSMC không chỉ sử dụng "quy trình chặn sáng tạo", mà quan trọng hơn là giới thiệu công nghệ FINFLEX, cho phép các nhà thiết kế chip trộn và kết hợp các đơn vị tiêu chuẩn khác nhau trong một mô-đun để tối ưu hóa hiệu suất, mức tiêu thụ điện năng và diện tích cùng một lúc. Bao gồm N3P, N3X, N3AE, N3S và các nút quy trình khác, thực sự là các biến thể tiếp theo của N3E.
Và từ tin tức trong sáu tháng qua, người ta thường chỉ ra rằng năng suất của N3E tốt hơn so với N3B và một tài liệu cho thấy năng suất trung bình của N3E 256Mb SRAM đạt 80%, và năng suất của chip Mobile và HPC cũng là 80%. Trước đó, đã có tin đồn rằng TSMC đang cân nhắc từ bỏ nút N3B và hoãn nó sang nút N3E để chính thức bước vào tiến trình 3nm.
Ngày 9/7, MediaTek và TSMC cùng thông báo rằng chip hàng đầu Dimensity đầu tiên của MediaTek được sản xuất bằng quy trình 3nm của TSMC đã được hoàn thiện thành công và chip hàng đầu Dimensity sẽ có mặt vào nửa cuối năm 2024. Về cơ bản, người ta xác định rằng con chip hàng đầu Dimensity này (Dimensity 9400) sử dụng quy trình N3E của TSMC và chính thức tiết lộ:
Quy trình N3E của TSMC có mật độ logic cao hơn khoảng 5% so với quy trình N60, tăng 18% tốc độ ở cùng mức tiêu thụ điện năng hoặc giảm 32% mức tiêu thụ điện năng ở cùng tốc độ.
Ngược lại, tại IEDM (Hội nghị quốc tế IEEE về thiết bị điện tử) cuối năm ngoái, TSMC tiết lộ rằng quy trình N3B thực sự chỉ làm tăng mật độ SRAM khoảng 5% (so với quy trình N5), khác xa so với tuyên bố ban đầu là 20%.
Ngoài ra, vào cuối tháng 9, có thông tin trong ngành rằng NVIDIA cũng đã đặt hàng quy trình 3nm của TSMC để sản xuất GPU trung tâm dữ liệu B100 kiến trúc Blackwell, dự kiến sẽ sử dụng các quy trình N3P hoặc N3X tập trung nhiều hơn vào việc nâng cao hiệu suất.
Có thể nói, N3E và các biến thể của nó là 3nm thực sự đối với hầu hết các nhà sản xuất chip.
Về phía Samsung, hãng đã đi đầu trong việc công bố ứng dụng thành công công nghệ GAAFET trên tiến trình 6nm vào tháng 3 năm ngoái. GAAFET, chính thức được gọi là Gate-All-Around FET, là sự thay đổi rõ ràng nhất trong kiến trúc về hiệu quả sử dụng trên một đơn vị diện tích.
Thay đổi kiến trúc bóng bán dẫn
Như chúng ta đã biết, lớp dưới cùng của hiệu suất tính toán thực sự là "một bật và một tắt" của bóng bán dẫn, đại diện cho "0" và "1" trong hệ nhị phân, và lớp dưới cùng là khả năng điều khiển kênh (còn được gọi là kênh) trong bóng bán dẫn. FinFET lần đầu tiên chuyển kênh từ ngang sang dọc và Samsung đã cho phép sử dụng công nghệ GAAFET với các kênh rộng (tấm nano) để hỗ trợ kiểm soát nhiều kênh hơn trên một đơn vị diện tích
So với tiến trình 5nm, tiến trình 3nm thế hệ đầu tiên có thể giảm 45% điện năng tiêu thụ, cải thiện hiệu suất 23% và giảm 16% diện tích chip; Quy trình 3nm thế hệ thứ hai giúp giảm 50% mức tiêu thụ điện năng, cải thiện hiệu suất 30% và giảm 35% diện tích chip. (Lưu ý: 3nm thế hệ thứ hai của Samsung cũng sẽ phải đợi đến năm sau).
So với công nghệ FinFET của TSMC, GAA có khả năng điều khiển tĩnh điện tốt hơn. Sylvain Barraud, Kỹ sư tích hợp cao cấp tại Phòng thí nghiệm Điện tử Công nghệ Thông tin Pháp, cũng chỉ ra: "So với FinFET, dây nano xếp chồng lên nhau GAA cũng có độ rộng kênh hiệu quả cao hơn và có thể cung cấp hiệu suất cao hơn".
Trên thực tế, TSMC và Intel cũng đã thông báo sớm rằng họ sẽ chính thức giới thiệu công nghệ GAA trong nút 2nm, lý do tại sao họ không nằm trong nút 3nm, mối quan tâm chính là vấn đề năng suất gây ra bởi độ chín thấp của công nghệ, Samsung GAA 3nm đã nhiều lần báo cáo các vấn đề nghiêm trọng về năng suất, và thậm chí đã tìm thấy Công nghệ Silicon Frontline của Hoa Kỳ sau khi công bố sản xuất hàng loạt để hợp tác cải thiện năng suất của quy trình GAA 3nm.
Vì vậy, đối với Samsung, chìa khóa là làm thế nào để tối đa hóa năng suất trong khi vẫn duy trì lợi thế hiệu quả năng lượng của GAA 3nm.
Ngày nay, mọi người đều hiểu chip quan trọng như thế nào trong thế giới thực về kích thước vật lý và mỗi inch tiến bộ trên chip về cơ bản sẽ thúc đẩy sự gia tăng đáng kể sức mạnh tính toán trên toàn thế giới, đây là một trong những động lực chính của tiến bộ khoa học và công nghệ của con người trong vài thập kỷ qua.
So với tương lai sau 1nm, các vấn đề mà 3nm gặp phải ngày nay không khó khăn cũng không đáng ngạc nhiên, và các fab từ lâu đã dự đoán và chuẩn bị cho nó. Nhưng ngay cả sau một vài năm khi quá trình chip đang tiến gần đến giới hạn vật lý, không bao giờ có một vấn đề không thể giải quyết được.
Khi các mạch tích hợp quy mô lớn đang gia tăng, sản lượng kém đã từng khiến nhiều công ty mất niềm tin, nhưng các công ty như Fairchild Semiconductor và Texas Instruments đã thay thế xưởng sản xuất chip bằng một căn phòng siêu sạch không bụi, và tất cả những người bước vào phải mặc quần áo bảo hộ cực kỳ chặt chẽ để đảm bảo rằng bụi, mồ hôi và tóc sẽ không làm hỏng các tấm wafer mỏng manh và đạt được năng suất đủ cao.
Khi bóng bán dẫn MOS (bóng bán dẫn hiệu ứng trường) đạt đến giới hạn hiệu suất, nhiều người cũng nghĩ rằng bóng bán dẫn không còn nhỏ hơn và hiệu suất chip được cải thiện đến cùng. Nhưng cuối cùng, kiến trúc FinFET tiếp tục thúc đẩy công nghệ chip tiến lên.
Vào năm 2019, tại cuộc họp thể thao được tổ chức bên trong TSMC, người sáng lập TSMC Zhang Zhongmou đã được giới truyền thông hỏi liệu Định luật Moore có kết thúc hay không, và ông tin rằng câu trả lời cho câu hỏi này, không ai biết, bởi vì có ít nhất các công nghệ 5nm, 3nm và 2nm đằng sau. Nhưng ông tin rằng tương lai của Định luật Moore sẽ là: sóng lớp sau xô sóng lớp trước.
A17 Pro được sản xuất bằng quy trình 3nm mới nhất của TSMC (N3B) và số lượng bóng bán dẫn đã đạt con số đáng kinh ngạc 190 tỷ. Đây là chip điện thoại di động đầu tiên trên thế giới sử dụng quy trình 3nm của TSMC và cũng là lần đầu tiên quy trình 3nm xuất hiện trên hàng tiêu dùng đại chúng mà người bình thường có thể mua.
Đầu tư lớn đồng nghĩa với chi phí rất lớn, nhất là khi quy trình trả trước chưa chín muồi và năng suất thấp, không nhiều ngành công nghiệp và công ty có thể chi trả chi phí sản xuất chip 3nm.
Trong số đó, điện thoại thông minh luôn là lực lượng mạnh mẽ và có động lực nhất để thúc đẩy sự tiến bộ không ngừng của công nghệ xử lý tiên tiến.
Một mặt, vì điện thoại thông minh cần nhồi chip với sức mạnh tính toán đáng kinh ngạc trong một không gian bên trong rất nhỏ, chúng cũng rất có khả năng giảm mức tiêu thụ điện năng và sinh nhiệt của chip;
Mặt khác, sản xuất chip quá đắt đỏ và mỗi năm chỉ có thể bán ra một tỷ smartphone để tạo hiệu ứng quy mô, không ngừng đẩy mạnh các quy trình tiên tiến để cải tiến công nghệ, nâng cao năng suất, để máy chủ, PC, máy chơi game và thậm chí cả ô tô sử dụng công nghệ sản xuất chip tiên tiến hơn.
Nhưng liệu đầu tư lớn hơn và công nghệ tiên tiến hơn có tương đương với "đúng"? Có thể là không! Thực tế cơn sốt tản nhiệt của dòng iPhone 15 Pro vẫn chưa qua. Về năng suất hay chi phí, luôn cao hơn là một đám mây đen bao phủ 3nm.
Năng suất và chi phí, một "đám mây đen" bao phủ 3nm
Trong sản xuất chất bán dẫn, năng suất trực tiếp có nghĩa là tỷ lệ chip có thể hoạt động bình thường trên toàn bộ tấm wafer được xử lý. Nói chung, hàng trăm chip trần giống nhau có thể được sản xuất trên một tấm wafer cùng một lúc, và sau đó các chip trần trên tấm wafer có thể được cắt ra, sau đó đóng gói và lắp đặt trên sản phẩm.
Trong các quy trình trưởng thành, năng suất của các xưởng đúc thường có thể đạt 99%, nhưng trong các quy trình tiên tiến, do độ khó của quy trình và một số lượng lớn các vấn đề trong giai đoạn đầu, năng suất có thể rất thấp. Tuy nhiên, theo quy ước, xưởng đúc không chịu trách nhiệm về chi phí sản xuất chip xấu và phần chi phí này do các khách hàng thiết kế chip, chẳng hạn như Apple và Nvidia chịu.
Tất nhiên, "năng suất 50%" có thể không đáng tin cậy và đã có một số lượng lớn thông tin từ nhiều nguồn khác nhau cho năng suất khác nhau, bao gồm cả năng suất của A17 Pro từ chuỗi ngành là 70-80%. Nhưng không có ngoại lệ, những tin tức này tiết lộ một thông điệp chính, đó là năng suất của 3nm rất thấp.
Năng suất càng thấp, chi phí càng cao.
Đây cũng là lý do tại sao ngoại trừ Apple, tất cả các công ty thiết kế chip lớn khác đều không chọn sử dụng quy trình 3nm này và hướng nhiều hơn vào quy trình sau N3B. Theo kế hoạch trước đó của TSMC, quy trình 3nm của TSMC thực sự bao gồm N3B (tức là N3), N3E, N3P, N3X và các phiên bản khác.
Ngay cả trong những tin đồn trong ngành, ngay cả Apple cũng đã ký một thỏa thuận "đánh bạc" với TSMC, quy định rằng quy trình TSMC N3B trong năm tới là độc quyền của Apple và màng thải sẽ do TSMC chịu chứ không phải Apple.
Và nếu tỷ lệ năng suất quyết định phần lớn chi phí cao của 3nm, từ đó làm tăng ngưỡng giới thiệu các công ty thiết kế chip, thì mức tiêu thụ điện năng và các vấn đề nhiệt của 3nm cũng là những lý do chính để ngăn cản việc thương mại hóa chúng.
Tiêu thụ nhiệt và điện năng, một "đám mây đen" khác của 3nm
Vấn đề nóng của dòng iPhone 15 Pro sẽ không lặp lại ở đây, chúng tôi đã phân tích trong bài viết trước đây, "thủ phạm" làm nóng dòng iPhone 15 Pro là thiết kế và chip. Thành thật mà nói, sức nóng của iPhone 15 Pro là bao nhiêu vì A17 Pro và bao nhiêu vấn đề của A17 Pro là do quy trình TSMC N3, hiện tại vẫn chưa có kết luận thực tế.Nhưng phải có một vấn đề. Theo dữ liệu do Apple đưa ra, số lượng bóng bán dẫn trong A17 Pro là 190 tỷ, tăng gần 16% so với thế hệ trước đó, nhưng hiệu năng CPU chỉ tăng khoảng 10%, và số lượng nhân GPU đã tăng từ 5 lên 6, trong khi hiệu suất tối đa đã tăng 20%. Tuy nhiên, theo dữ liệu của GeekBench, mặt khác của sự cải thiện đáng kể về hiệu suất cao nhất là công suất cực đại của A17 Pro TDP đạt mức đáng kinh ngạc 14W.
Khi kích thước bóng bán dẫn đạt đến giới hạn vật lý, các vấn đề gây ra bởi hiệu ứng đường hầm lượng tử trở nên nghiêm trọng hơn và rò rỉ do các electron chạy trốn sẽ dẫn đến các vấn đề tiêu thụ điện năng và nhiệt nghiêm trọng hơn trong chip. Do đó, kể từ 7nm, "sự lo lắng về quy trình" của toàn bộ ngành công nghiệp ngày càng trở nên rõ ràng hơn và việc khám phá những cách mới thoát khỏi Định luật Moore đã tăng tốc.
Tất nhiên, trở lại tiến trình 3nm, TSMC và Samsung không phải là không có sự chuẩn bị.
N3E là 3nm thực sự của TSMC, Samsung đặt cược vào GAA
So với quy trình N17B được sử dụng trên A3 Pro, N3E là một nút quy trình hoàn toàn khác mà TSMC dự định ra mắt, lý tưởng hơn về mặt kiểm soát năng lượng.TSMC không chỉ sử dụng "quy trình chặn sáng tạo", mà quan trọng hơn là giới thiệu công nghệ FINFLEX, cho phép các nhà thiết kế chip trộn và kết hợp các đơn vị tiêu chuẩn khác nhau trong một mô-đun để tối ưu hóa hiệu suất, mức tiêu thụ điện năng và diện tích cùng một lúc. Bao gồm N3P, N3X, N3AE, N3S và các nút quy trình khác, thực sự là các biến thể tiếp theo của N3E.
Và từ tin tức trong sáu tháng qua, người ta thường chỉ ra rằng năng suất của N3E tốt hơn so với N3B và một tài liệu cho thấy năng suất trung bình của N3E 256Mb SRAM đạt 80%, và năng suất của chip Mobile và HPC cũng là 80%. Trước đó, đã có tin đồn rằng TSMC đang cân nhắc từ bỏ nút N3B và hoãn nó sang nút N3E để chính thức bước vào tiến trình 3nm.
Quy trình N3E của TSMC có mật độ logic cao hơn khoảng 5% so với quy trình N60, tăng 18% tốc độ ở cùng mức tiêu thụ điện năng hoặc giảm 32% mức tiêu thụ điện năng ở cùng tốc độ.
Ngược lại, tại IEDM (Hội nghị quốc tế IEEE về thiết bị điện tử) cuối năm ngoái, TSMC tiết lộ rằng quy trình N3B thực sự chỉ làm tăng mật độ SRAM khoảng 5% (so với quy trình N5), khác xa so với tuyên bố ban đầu là 20%.
Ngoài ra, vào cuối tháng 9, có thông tin trong ngành rằng NVIDIA cũng đã đặt hàng quy trình 3nm của TSMC để sản xuất GPU trung tâm dữ liệu B100 kiến trúc Blackwell, dự kiến sẽ sử dụng các quy trình N3P hoặc N3X tập trung nhiều hơn vào việc nâng cao hiệu suất.
Có thể nói, N3E và các biến thể của nó là 3nm thực sự đối với hầu hết các nhà sản xuất chip.
Về phía Samsung, hãng đã đi đầu trong việc công bố ứng dụng thành công công nghệ GAAFET trên tiến trình 6nm vào tháng 3 năm ngoái. GAAFET, chính thức được gọi là Gate-All-Around FET, là sự thay đổi rõ ràng nhất trong kiến trúc về hiệu quả sử dụng trên một đơn vị diện tích.
Như chúng ta đã biết, lớp dưới cùng của hiệu suất tính toán thực sự là "một bật và một tắt" của bóng bán dẫn, đại diện cho "0" và "1" trong hệ nhị phân, và lớp dưới cùng là khả năng điều khiển kênh (còn được gọi là kênh) trong bóng bán dẫn. FinFET lần đầu tiên chuyển kênh từ ngang sang dọc và Samsung đã cho phép sử dụng công nghệ GAAFET với các kênh rộng (tấm nano) để hỗ trợ kiểm soát nhiều kênh hơn trên một đơn vị diện tích
So với tiến trình 5nm, tiến trình 3nm thế hệ đầu tiên có thể giảm 45% điện năng tiêu thụ, cải thiện hiệu suất 23% và giảm 16% diện tích chip; Quy trình 3nm thế hệ thứ hai giúp giảm 50% mức tiêu thụ điện năng, cải thiện hiệu suất 30% và giảm 35% diện tích chip. (Lưu ý: 3nm thế hệ thứ hai của Samsung cũng sẽ phải đợi đến năm sau).
So với công nghệ FinFET của TSMC, GAA có khả năng điều khiển tĩnh điện tốt hơn. Sylvain Barraud, Kỹ sư tích hợp cao cấp tại Phòng thí nghiệm Điện tử Công nghệ Thông tin Pháp, cũng chỉ ra: "So với FinFET, dây nano xếp chồng lên nhau GAA cũng có độ rộng kênh hiệu quả cao hơn và có thể cung cấp hiệu suất cao hơn".
Trên thực tế, TSMC và Intel cũng đã thông báo sớm rằng họ sẽ chính thức giới thiệu công nghệ GAA trong nút 2nm, lý do tại sao họ không nằm trong nút 3nm, mối quan tâm chính là vấn đề năng suất gây ra bởi độ chín thấp của công nghệ, Samsung GAA 3nm đã nhiều lần báo cáo các vấn đề nghiêm trọng về năng suất, và thậm chí đã tìm thấy Công nghệ Silicon Frontline của Hoa Kỳ sau khi công bố sản xuất hàng loạt để hợp tác cải thiện năng suất của quy trình GAA 3nm.
Vì vậy, đối với Samsung, chìa khóa là làm thế nào để tối đa hóa năng suất trong khi vẫn duy trì lợi thế hiệu quả năng lượng của GAA 3nm.
So với tương lai sau 1nm, các vấn đề mà 3nm gặp phải ngày nay không khó khăn cũng không đáng ngạc nhiên, và các fab từ lâu đã dự đoán và chuẩn bị cho nó. Nhưng ngay cả sau một vài năm khi quá trình chip đang tiến gần đến giới hạn vật lý, không bao giờ có một vấn đề không thể giải quyết được.
Khi các mạch tích hợp quy mô lớn đang gia tăng, sản lượng kém đã từng khiến nhiều công ty mất niềm tin, nhưng các công ty như Fairchild Semiconductor và Texas Instruments đã thay thế xưởng sản xuất chip bằng một căn phòng siêu sạch không bụi, và tất cả những người bước vào phải mặc quần áo bảo hộ cực kỳ chặt chẽ để đảm bảo rằng bụi, mồ hôi và tóc sẽ không làm hỏng các tấm wafer mỏng manh và đạt được năng suất đủ cao.
Khi bóng bán dẫn MOS (bóng bán dẫn hiệu ứng trường) đạt đến giới hạn hiệu suất, nhiều người cũng nghĩ rằng bóng bán dẫn không còn nhỏ hơn và hiệu suất chip được cải thiện đến cùng. Nhưng cuối cùng, kiến trúc FinFET tiếp tục thúc đẩy công nghệ chip tiến lên.
Vào năm 2019, tại cuộc họp thể thao được tổ chức bên trong TSMC, người sáng lập TSMC Zhang Zhongmou đã được giới truyền thông hỏi liệu Định luật Moore có kết thúc hay không, và ông tin rằng câu trả lời cho câu hỏi này, không ai biết, bởi vì có ít nhất các công nghệ 5nm, 3nm và 2nm đằng sau. Nhưng ông tin rằng tương lai của Định luật Moore sẽ là: sóng lớp sau xô sóng lớp trước.
