Từ 7nm đến 5nm, từ 5nm đến 3nm! Việc theo đuổi các quy trình tiên tiến của ngành bán dẫn sẽ không bao giờ dừng lại. Vào năm 2022, khi TSMC thông báo đã làm chủ được việc sản xuất hàng loạt công nghệ xử lý bóng bán dẫn hiệu ứng trường vây 3nm, 1nm bắt đầu được tiếp cận từng bước.
Làm chủ công nghệ tiên tiến đồng nghĩa với hiệu suất cao hơn và công nghệ tiên tiến hơn. Từ 3nm đến 1nm, những thách thức kỹ thuật phải đối mặt giống như một vực thẳm tự nhiên. Cũng vì thế 1nm đầy cám dỗ đối với ngành.
Hoạt động R&D và sản xuất công nghệ quy trình đòi hỏi nguồn lực lớn, một mặt là sự tích lũy công nghệ như kiến trúc bóng bán dẫn, lựa chọn vật liệu, quy trình sản xuất… cần giải quyết những vấn đề khó khăn, mặt khác đòi hỏi nguồn vốn, nhân tài và thiết bị mạnh mẽ. Như chúng ta đã biết, bắt đầu từ 5nm chuyển sang 3nm, chi phí sản xuất đã tăng gấp đôi. Không phải ai cũng đủ điều kiện theo đuổi 1nm. Khoảng cách giữa việc nhảy từ 28nm lên 1nm là hoàn toàn khác biệt.
Chúng ta hãy xem các tổ chức và công ty hiện có tham vọng theo đuổi 1nm.
Tin mới nhất là Nhật Bản có kế hoạch hợp tác với Pháp để phát triển chất bán dẫn tiến trình 1nm. Cụ thể, nhà sản xuất chip Rapidus của Nhật Bản và Đại học Tokyo sẽ hợp tác với viện nghiên cứu bán dẫn Leti của Pháp để cùng phát triển các công nghệ cơ bản cho thiết kế bán dẫn thế hệ tiếp theo với độ rộng đường mạch 1nm.
CEA-Leti ở Pháp được thành lập vào năm 1967. Tiền thân của viện là Khoa Điện tử của CENG (Trung tâm Nghiên cứu Hạt nhân Grenoble) được thành lập vào năm 1957. Trong quá trình phát triển chip, CEA-leti cũng đã đạt được nhiều cột mốc quan trọng, chẳng hạn như trở thành một trong những đơn vị thúc đẩy quan trọng của công nghệ bóng bán dẫn hiệu ứng trường trên silicon (FD-SOI).
Mọi người chắc hẳn đã quen thuộc với nhà sản xuất chip Rapidus của Nhật Bản. Công ty này được thành lập rất muộn - vào tháng 8 năm 2022, nó đã tập hợp 8 công ty Nhật Bản và 70 tỷ yên vốn do chính phủ Nhật Bản cung cấp. Mục tiêu ban đầu là sản xuất hàng loạt chip 2nm trong vòng 4 năm. Vào thời điểm đó, họ đã thiết lập quan hệ đối tác chiến lược với IBM và hướng tới 2nm. Tuy nhiên, hiện tại, quy trình sản xuất tiên tiến nhất ở Nhật Bản vẫn đang mắc kẹt ở quy trình 45nm. Vì vậy, liệu Nhật Bản có thể vượt qua “canh bạc lớn” này và nhảy vọt từ 45nm lên 2nm hay không là điều mà ngành công nghiệp vẫn đang mong chờ.
Giờ đây có vẻ như tham vọng của Nhật Bản không dừng lại ở 2nm mà còn muốn tiến tới mục tiêu 1nm. Phương thức hợp tác là Rapidus sẽ tiến hành một số trao đổi nhân sự và chia sẻ nghiên cứu cơ bản với Đại học Tokyo và Viện nghiên cứu Leti. Leti sẽ khám phá các cấu trúc bóng bán dẫn mới, trong khi Rapidus và các đối tác Nhật Bản khác sẽ cử các nhà khoa học đến, sau đó đánh giá và thử nghiệm các nguyên mẫu.
IBM ra mắt chip 2nm đầu tiên trên thế giới vào năm 2021, sử dụng công nghệ bóng bán dẫn cổng vòm GAA, gây chấn động ngành công nghiệp. Trong lịch sử, IBM phải mất chưa đầy 4 năm để chuyển từ 5nm lên 2nm. Sau 2nm, IBM đương nhiên chuyển sang 1nm. Tại hội nghị IEDM vào cuối năm 2022, IBM đã trình diễn các công nghệ mà họ đã chuẩn bị cho con đường tiến tới 1nm và hơn thế nữa: Interconnect 3.0 và VTFET.
Imec đã công bố lộ trình cho các bóng bán dẫn dưới 1nm vào tháng 5 năm nay. Trong lộ trình, 1nm tương đương với 10 angstrom. Không chỉ vậy, vào tháng 6, Imec thậm chí còn tuyên bố đã ký một thỏa thuận quan trọng với ASML để cùng phát triển chip dưới 1nm. ASML sẽ cung cấp mẫu mới nhất 0,55 NA EUV, TWINSCAN EXE:5200, là mẫu chìa khóa để phát triển quy trình 2nm và 1nm, cũng như mẫu mới nhất 0,33 NA EUV TWINSCAN NXE:3800.
Về phía doanh nghiệp, với tư cách là nhà máy sản xuất tấm wafer duy nhất có thể sản xuất hàng loạt quy trình 3nm thành công, TSMC cũng đã sớm bắt đầu nghiên cứu quy trình 1nm. TSMC đã chọn địa điểm cho nhà máy 1nm mới tại Công viên Zhuke Longtan. Nếu mọi việc suôn sẻ, giai đoạn 3 của Công viên Zhuke Longtan sẽ sẵn sàng để các nhà sản xuất khởi công xây dựng nhà máy vào giữa năm 2026. Điều này cũng có nghĩa là nhà máy 1nm của TSMC có thể khởi công xây dựng ngay sau năm 2026, sản xuất thử nghiệm vào năm 2027 và sản xuất hàng loạt vào năm 2028. Trên thực tế, điều này cũng phù hợp với lộ trình dưới 1nm mà Imec dự đoán.
Nguồn: IMEC
Hãng chip Intel cũng không thể cưỡng lại được sự cám dỗ của 1nm. Từ góc độ các nút quy trình, Intel hiện đang chuẩn bị sử dụng Intel 4 cho bộ xử lý Meteor Lake và Granite Rapids. Bước tiếp theo sẽ là Intel 3, sẽ sử dụng kỹ thuật in thạch bản EUV để đạt được tính mô đun lớn hơn và tăng PPW lên 18%. Các quy trình mới nhất của Intel là 20A và 18A. Intel 20A ban đầu được gọi là Intel 1, nhưng vì Intel muốn "khởi động tốt hơn kỷ nguyên đổi mới tiếp theo" nên nó được đặt tên là 20A.
Bây giờ câu hỏi được đặt ra: Làm thế nào để hiện thực hóa tương lai 1nm?
Năm 2019, IMEC đã chứng minh tại hội nghị IEEE rằng vật liệu 2D có thể đạt được các nút quy trình dưới 1nm. Vào thời điểm đó, IMEC đã chứng minh rằng MOSFET molybdenum disulfide (MoS2) với kích thước tính năng cực nhỏ có thể mở đường cho việc mở rộng quy mô cực lớn của bóng bán dẫn, thấp hơn nhiều so với mức hiệu ứng kênh ngắn trong các thiết bị silicon.
MoS2 là vật liệu hai chiều, nghĩa là nó có thể được phát triển ở dạng ổn định, chỉ dày một nguyên tử và quan trọng nhất là có độ chính xác nguyên tử ở quy mô đó.
Các nhà nghiên cứu tại MIT, Đại học Công nghệ Nanyang và TSMC đã phát hiện ra rằng vật liệu hai chiều kết hợp với bismuth bán kim loại (Bi) có thể đạt được điện trở cực thấp, vượt qua những thách thức trong việc hiện thực hóa chip 1 nanomet.
TSMC cũng công bố đã đạt được bước đột phá về vật liệu 2D, tiến gần tới 1 nm. Vào năm 2022, TSMC, MIT và Đại học Công nghệ Nanyang đã cùng xuất bản một bài báo mô tả những thách thức trong sản xuất do các khoảng trống dẫn điện do kim loại gây ra và công nghệ một lớp bị ảnh hưởng như thế nào bởi các khoảng trống do kim loại này gây ra.
Bài báo đề xuất sử dụng bismuth kim loại chuyển tiếp muộn và một số lớp đơn bán dẫn dichalcogenides kim loại chuyển tiếp để giảm kích thước khe hở, từ đó tạo ra các bóng bán dẫn 2D nhỏ hơn nhiều so với trước đây. Trong thí nghiệm, TSMC đã thử nhiều loại vật liệu bán dẫn có điện trở thấp hiện nay, bao gồm molybdenum disulfide (MoS2), vonfram disulfide (WS2) và vonfram diselenide (WSe2).
Trước năm 1997, mọi người thường sử dụng dây nối nhôm. Sau đó, IBM phát hiện ra một kết nối đồng hiệu quả hơn. Điện trở dẫn của dây đồng thấp hơn khoảng 40% so với dây nhôm, nghĩa là tốc độ xử lý nhanh hơn khoảng 15%. Trong vài thập kỷ qua, sự thay đổi mạnh mẽ này đã khiến đồng trở thành tiêu chuẩn công nghiệp cho các kết nối.
Giờ đây, các kết nối bằng đồng cũng đang bắt đầu gặp phải tình trạng tắc nghẽn. Các kết nối bằng đồng luôn yêu cầu vật liệu lót rào chắn để tạo thành cấu trúc định tuyến thích hợp. Khi thiết bị thu nhỏ lại, không gian dành cho vật liệu đệm và định tuyến đồng sẽ nhỏ hơn.
Ngành công nghiệp đang tìm kiếm các kim loại khác để thay thế các kết nối bằng đồng.
So sánh hiệu suất của ống nano carbon (CNT), graphene một lớp (SLG) và graphene vài lớp (FLG)) với các vật liệu liên kết liên quan khác (vonfram (W), đồng (Cu) và ruthenium (Ru)) Nguồn: IMEC
Sự quan tâm đến các ứng dụng kết nối graphene không có gì đáng ngạc nhiên. Graphene có độ linh động hạt tải điện nội tại cao (lên tới 200.000cm2 V -1 s -1) và khả năng mang dòng điện lớn (lên tới 108A/cm2). Ngoài ra, graphene có độ dẫn nhiệt cao và độ bền cạnh tranh chống lại hiện tượng điện di. Nó cũng có thể được làm dày ở cấp độ nguyên tử, giúp giảm thiểu ảnh hưởng của độ dày lên độ trễ RC.
TSMC cho biết khi chế tạo các nguyên mẫu của các kết nối có chiều rộng khác nhau và so sánh điện trở của chúng với các kết nối bằng đồng, người ta thấy rằng điện trở suất của các kết nối graphene có chiều rộng từ 15nm trở xuống thấp hơn so với các kết nối bằng đồng. Điện trở suất tiếp xúc của graphene cũng thấp hơn bốn bậc độ lớn so với đồng. Việc nhúng các ion kim loại vào graphene giúp cải thiện tính chất điện của kết nối, khiến nó trở thành vật liệu đầy hứa hẹn cho các kết nối thế hệ tiếp theo.
IMEC tin rằng cấu trúc lai giữa graphene và kim loại rất hứa hẹn với tư cách là ứng cử viên 1nm. Ngoài ra, IMEC cũng đang xem xét ruthenium (Ru) để thay thế cho các kết nối bằng đồng.
IMEC tin rằng kiến trúc thiết bị có thể vượt qua 2nm chính là kiến trúc Forksheet. Kiến trúc thiết bị forksheet mới là sự phát triển tự nhiên của các thiết bị nanosheet GAA, cho phép mở rộng chiều cao quỹ đạo từ 5T lên 4,3T trong khi vẫn mang lại hiệu suất tăng. Ngoài ra, với thiết kế tấm nĩa, không gian có sẵn có thể được sử dụng để tăng chiều rộng tấm, tăng cường hơn nữa dòng điện truyền động.
Bốn cấu trúc bên cạnh hình ảnh đều là các biến thể của CFET. Nguồn: imec
Intel tin rằng họ có thể sử dụng dạng GAA FET mới nhất - kiến trúc bóng bán dẫn hiệu ứng trường CFET xếp chồng. Mật độ tích hợp của kiến trúc này được cải thiện hơn nữa. Bằng cách xếp chồng các thành phần MOS loại n và loại p lại với nhau, 8 tấm nano có thể được xếp chồng lên nhau, nhiều gấp đôi so với RibbonFET. Hiện tại, Intel đang nghiên cứu hai loại CFET: nguyên khối và tuần tự. Tuy nhiên, kiến trúc CFET của Intel không được đề xuất độc lập mà là kết quả của sự hợp tác lâu dài với IMEC.
Đối với nhiều công ty và tổ chức nghiên cứu, 1nm có thể đại diện cho “Chén Thánh” công nghệ. Đó không chỉ là giới hạn về mặt vật chất mà còn là cơ hội kinh doanh rất lớn. Ví dụ: bóng bán dẫn 1nm sẽ tạo ra bộ xử lý nhanh hơn, đơn vị bộ nhớ nhỏ hơn, khả năng lưu trữ năng lượng hiệu quả hơn, v.v.
Con đường đến 1nm có thể được mô tả là phức tạp và nhiều khúc quanh. Từ góc độ ngành, những đột phá học thuật này có thể không nhất thiết phải sớm được sử dụng trong sản xuất chip thương mại. Suy cho cùng, tốc độ sản xuất của chip 3nm dường như vẫn là một vấn đề. Từ 3nm đến 1nm, chúng tôi mong muốn được khám phá sâu hơn về cách Định luật Moore sẽ tiếp tục vượt qua những thách thức to lớn mà công nghệ 1nm phải đối mặt.
>> Trận chiến máy in thạch bản: những cái giá ASML phải trả để có được vinh quang ngày nay
Làm chủ công nghệ tiên tiến đồng nghĩa với hiệu suất cao hơn và công nghệ tiên tiến hơn. Từ 3nm đến 1nm, những thách thức kỹ thuật phải đối mặt giống như một vực thẳm tự nhiên. Cũng vì thế 1nm đầy cám dỗ đối với ngành.
1nm - thách thức quá hấp dẫn
Chúng ta hãy xem các tổ chức và công ty hiện có tham vọng theo đuổi 1nm.
Tin mới nhất là Nhật Bản có kế hoạch hợp tác với Pháp để phát triển chất bán dẫn tiến trình 1nm. Cụ thể, nhà sản xuất chip Rapidus của Nhật Bản và Đại học Tokyo sẽ hợp tác với viện nghiên cứu bán dẫn Leti của Pháp để cùng phát triển các công nghệ cơ bản cho thiết kế bán dẫn thế hệ tiếp theo với độ rộng đường mạch 1nm.
CEA-Leti ở Pháp được thành lập vào năm 1967. Tiền thân của viện là Khoa Điện tử của CENG (Trung tâm Nghiên cứu Hạt nhân Grenoble) được thành lập vào năm 1957. Trong quá trình phát triển chip, CEA-leti cũng đã đạt được nhiều cột mốc quan trọng, chẳng hạn như trở thành một trong những đơn vị thúc đẩy quan trọng của công nghệ bóng bán dẫn hiệu ứng trường trên silicon (FD-SOI).
Mọi người chắc hẳn đã quen thuộc với nhà sản xuất chip Rapidus của Nhật Bản. Công ty này được thành lập rất muộn - vào tháng 8 năm 2022, nó đã tập hợp 8 công ty Nhật Bản và 70 tỷ yên vốn do chính phủ Nhật Bản cung cấp. Mục tiêu ban đầu là sản xuất hàng loạt chip 2nm trong vòng 4 năm. Vào thời điểm đó, họ đã thiết lập quan hệ đối tác chiến lược với IBM và hướng tới 2nm. Tuy nhiên, hiện tại, quy trình sản xuất tiên tiến nhất ở Nhật Bản vẫn đang mắc kẹt ở quy trình 45nm. Vì vậy, liệu Nhật Bản có thể vượt qua “canh bạc lớn” này và nhảy vọt từ 45nm lên 2nm hay không là điều mà ngành công nghiệp vẫn đang mong chờ.
Giờ đây có vẻ như tham vọng của Nhật Bản không dừng lại ở 2nm mà còn muốn tiến tới mục tiêu 1nm. Phương thức hợp tác là Rapidus sẽ tiến hành một số trao đổi nhân sự và chia sẻ nghiên cứu cơ bản với Đại học Tokyo và Viện nghiên cứu Leti. Leti sẽ khám phá các cấu trúc bóng bán dẫn mới, trong khi Rapidus và các đối tác Nhật Bản khác sẽ cử các nhà khoa học đến, sau đó đánh giá và thử nghiệm các nguyên mẫu.
IBM ra mắt chip 2nm đầu tiên trên thế giới vào năm 2021, sử dụng công nghệ bóng bán dẫn cổng vòm GAA, gây chấn động ngành công nghiệp. Trong lịch sử, IBM phải mất chưa đầy 4 năm để chuyển từ 5nm lên 2nm. Sau 2nm, IBM đương nhiên chuyển sang 1nm. Tại hội nghị IEDM vào cuối năm 2022, IBM đã trình diễn các công nghệ mà họ đã chuẩn bị cho con đường tiến tới 1nm và hơn thế nữa: Interconnect 3.0 và VTFET.
Imec đã công bố lộ trình cho các bóng bán dẫn dưới 1nm vào tháng 5 năm nay. Trong lộ trình, 1nm tương đương với 10 angstrom. Không chỉ vậy, vào tháng 6, Imec thậm chí còn tuyên bố đã ký một thỏa thuận quan trọng với ASML để cùng phát triển chip dưới 1nm. ASML sẽ cung cấp mẫu mới nhất 0,55 NA EUV, TWINSCAN EXE:5200, là mẫu chìa khóa để phát triển quy trình 2nm và 1nm, cũng như mẫu mới nhất 0,33 NA EUV TWINSCAN NXE:3800.
Về phía doanh nghiệp, với tư cách là nhà máy sản xuất tấm wafer duy nhất có thể sản xuất hàng loạt quy trình 3nm thành công, TSMC cũng đã sớm bắt đầu nghiên cứu quy trình 1nm. TSMC đã chọn địa điểm cho nhà máy 1nm mới tại Công viên Zhuke Longtan. Nếu mọi việc suôn sẻ, giai đoạn 3 của Công viên Zhuke Longtan sẽ sẵn sàng để các nhà sản xuất khởi công xây dựng nhà máy vào giữa năm 2026. Điều này cũng có nghĩa là nhà máy 1nm của TSMC có thể khởi công xây dựng ngay sau năm 2026, sản xuất thử nghiệm vào năm 2027 và sản xuất hàng loạt vào năm 2028. Trên thực tế, điều này cũng phù hợp với lộ trình dưới 1nm mà Imec dự đoán.
Hãng chip Intel cũng không thể cưỡng lại được sự cám dỗ của 1nm. Từ góc độ các nút quy trình, Intel hiện đang chuẩn bị sử dụng Intel 4 cho bộ xử lý Meteor Lake và Granite Rapids. Bước tiếp theo sẽ là Intel 3, sẽ sử dụng kỹ thuật in thạch bản EUV để đạt được tính mô đun lớn hơn và tăng PPW lên 18%. Các quy trình mới nhất của Intel là 20A và 18A. Intel 20A ban đầu được gọi là Intel 1, nhưng vì Intel muốn "khởi động tốt hơn kỷ nguyên đổi mới tiếp theo" nên nó được đặt tên là 20A.
Bây giờ câu hỏi được đặt ra: Làm thế nào để hiện thực hóa tương lai 1nm?
Vật liệu 2D
Việc tìm ra cấu trúc bóng bán dẫn phù hợp cũng như vật liệu bóng bán dẫn phù hợp để đạt được hình học tiến trình 1nm vẫn là một hướng đi tốt. Việc sử dụng vật liệu không chứa silicon tạo điều kiện thuận lợi cho việc tạo ra các bóng bán dẫn rất nhỏ - nhỏ tới 1 nanomet.Năm 2019, IMEC đã chứng minh tại hội nghị IEEE rằng vật liệu 2D có thể đạt được các nút quy trình dưới 1nm. Vào thời điểm đó, IMEC đã chứng minh rằng MOSFET molybdenum disulfide (MoS2) với kích thước tính năng cực nhỏ có thể mở đường cho việc mở rộng quy mô cực lớn của bóng bán dẫn, thấp hơn nhiều so với mức hiệu ứng kênh ngắn trong các thiết bị silicon.
MoS2 là vật liệu hai chiều, nghĩa là nó có thể được phát triển ở dạng ổn định, chỉ dày một nguyên tử và quan trọng nhất là có độ chính xác nguyên tử ở quy mô đó.
TSMC cũng công bố đã đạt được bước đột phá về vật liệu 2D, tiến gần tới 1 nm. Vào năm 2022, TSMC, MIT và Đại học Công nghệ Nanyang đã cùng xuất bản một bài báo mô tả những thách thức trong sản xuất do các khoảng trống dẫn điện do kim loại gây ra và công nghệ một lớp bị ảnh hưởng như thế nào bởi các khoảng trống do kim loại này gây ra.
Bài báo đề xuất sử dụng bismuth kim loại chuyển tiếp muộn và một số lớp đơn bán dẫn dichalcogenides kim loại chuyển tiếp để giảm kích thước khe hở, từ đó tạo ra các bóng bán dẫn 2D nhỏ hơn nhiều so với trước đây. Trong thí nghiệm, TSMC đã thử nhiều loại vật liệu bán dẫn có điện trở thấp hiện nay, bao gồm molybdenum disulfide (MoS2), vonfram disulfide (WS2) và vonfram diselenide (WSe2).
Thay đổi kết nối đồng (Cu)
Trong chip máy tính, hệ thống dây điện giữa các thành phần bán dẫn được gọi là kết nối. Giải thích một cách đơn giản, kết nối là cách dòng điện chạy giữa các bóng bán dẫn, bộ nhớ, bộ xử lý và các thành phần khác trong một con chip. Nếu kết nối được truyền hiệu quả hơn thì con chip sẽ hoạt động hiệu quả hơn.Trước năm 1997, mọi người thường sử dụng dây nối nhôm. Sau đó, IBM phát hiện ra một kết nối đồng hiệu quả hơn. Điện trở dẫn của dây đồng thấp hơn khoảng 40% so với dây nhôm, nghĩa là tốc độ xử lý nhanh hơn khoảng 15%. Trong vài thập kỷ qua, sự thay đổi mạnh mẽ này đã khiến đồng trở thành tiêu chuẩn công nghiệp cho các kết nối.
Giờ đây, các kết nối bằng đồng cũng đang bắt đầu gặp phải tình trạng tắc nghẽn. Các kết nối bằng đồng luôn yêu cầu vật liệu lót rào chắn để tạo thành cấu trúc định tuyến thích hợp. Khi thiết bị thu nhỏ lại, không gian dành cho vật liệu đệm và định tuyến đồng sẽ nhỏ hơn.
So sánh hiệu suất của ống nano carbon (CNT), graphene một lớp (SLG) và graphene vài lớp (FLG)) với các vật liệu liên kết liên quan khác (vonfram (W), đồng (Cu) và ruthenium (Ru)) Nguồn: IMEC
IBM: Sử dụng ruthenium
Cách IBM tìm ra nó là với ruthenium. Ruthenium có thể mở rộng đến nút 1 nanomet trở lên mà vẫn là chất dẫn điện hiệu quả, do đó không cần lớp lót, giúp tiết kiệm không gian. Ruthenium được hình thành bằng các phương pháp tạo khuôn trừ cũng có tiềm năng được sử dụng trong sơ đồ tích hợp liên kết mới gọi là tích hợp xuyên lỗ. Trong trường hợp này, các via kết nối được hình thành ở trên cùng của dây thay vì bên dưới chúng, cho phép hình thành các dây liên tục và các via tự căn chỉnh cho các lớp kết nối quan trọng nhất. Ngoài ra, việc giảm điện dung ký sinh liên kết bằng cách hình thành chắc chắn khe hở không khí xuyên qua đỉnh này thông qua tích hợp cũng sẽ giúp kích hoạt các chip tiêu thụ điện năng thấp hơn, nhanh hơn. Các nhà nghiên cứu của IBM đã sử dụng kỹ thuật in thạch bản cực tím (EUV) để tạo mẫu kép cho các máy hiện có để tạo ra các cấu trúc thử nghiệm và kết quả cho thấy có thể đạt được bước đột phá.IMEC, TSMC: sử dụng graphene
Không giống như cách tiếp cận của IBM, TSMC đang cố gắng sử dụng graphene để đi dây nhiều lớp.Sự quan tâm đến các ứng dụng kết nối graphene không có gì đáng ngạc nhiên. Graphene có độ linh động hạt tải điện nội tại cao (lên tới 200.000cm2 V -1 s -1) và khả năng mang dòng điện lớn (lên tới 108A/cm2). Ngoài ra, graphene có độ dẫn nhiệt cao và độ bền cạnh tranh chống lại hiện tượng điện di. Nó cũng có thể được làm dày ở cấp độ nguyên tử, giúp giảm thiểu ảnh hưởng của độ dày lên độ trễ RC.
TSMC cho biết khi chế tạo các nguyên mẫu của các kết nối có chiều rộng khác nhau và so sánh điện trở của chúng với các kết nối bằng đồng, người ta thấy rằng điện trở suất của các kết nối graphene có chiều rộng từ 15nm trở xuống thấp hơn so với các kết nối bằng đồng. Điện trở suất tiếp xúc của graphene cũng thấp hơn bốn bậc độ lớn so với đồng. Việc nhúng các ion kim loại vào graphene giúp cải thiện tính chất điện của kết nối, khiến nó trở thành vật liệu đầy hứa hẹn cho các kết nối thế hệ tiếp theo.
IMEC tin rằng cấu trúc lai giữa graphene và kim loại rất hứa hẹn với tư cách là ứng cử viên 1nm. Ngoài ra, IMEC cũng đang xem xét ruthenium (Ru) để thay thế cho các kết nối bằng đồng.
Thay đổi kiến trúc thiết bị
Như đã đề cập ở trên, ngoài việc lựa chọn các kết nối ruthenium cho các nỗ lực 1nm của IBM, một giải pháp khác là kiến trúc VTFET. IBM tin rằng với VTFET, các thành phần bóng bán dẫn được xếp chồng lên nhau theo chiều dọc thay vì chiều ngang, vốn là tiêu chuẩn để thiết kế chip kể từ buổi bình minh của thời đại máy tính. Điều này làm tăng đáng kể số lượng bóng bán dẫn có thể được lắp đặt trên một con chip, cũng như mật độ dân số ở các thành phố chọc trời cao hơn nhiều so với ở các vùng ngoại ô nhà phố. Nghiên cứu của IBM cho thấy các thiết kế VTFET có thể mở rộng quy mô vượt xa hiệu suất của thiết kế tấm nano nút 2nm tiên tiến được IBM Research giới thiệu lần đầu tiên vào năm 2021.IMEC tin rằng kiến trúc thiết bị có thể vượt qua 2nm chính là kiến trúc Forksheet. Kiến trúc thiết bị forksheet mới là sự phát triển tự nhiên của các thiết bị nanosheet GAA, cho phép mở rộng chiều cao quỹ đạo từ 5T lên 4,3T trong khi vẫn mang lại hiệu suất tăng. Ngoài ra, với thiết kế tấm nĩa, không gian có sẵn có thể được sử dụng để tăng chiều rộng tấm, tăng cường hơn nữa dòng điện truyền động.
Intel tin rằng họ có thể sử dụng dạng GAA FET mới nhất - kiến trúc bóng bán dẫn hiệu ứng trường CFET xếp chồng. Mật độ tích hợp của kiến trúc này được cải thiện hơn nữa. Bằng cách xếp chồng các thành phần MOS loại n và loại p lại với nhau, 8 tấm nano có thể được xếp chồng lên nhau, nhiều gấp đôi so với RibbonFET. Hiện tại, Intel đang nghiên cứu hai loại CFET: nguyên khối và tuần tự. Tuy nhiên, kiến trúc CFET của Intel không được đề xuất độc lập mà là kết quả của sự hợp tác lâu dài với IMEC.
Kết luận
Trong thế giới công nghệ, 1nm chắc chắn là một sự tồn tại rất hấp dẫn. Tuy nhiên, như chúng tôi đã đề cập trong bài viết, công nghệ 1nm tuy có tiềm năng rất lớn nhưng cũng mang lại không ít thách thức.Đối với nhiều công ty và tổ chức nghiên cứu, 1nm có thể đại diện cho “Chén Thánh” công nghệ. Đó không chỉ là giới hạn về mặt vật chất mà còn là cơ hội kinh doanh rất lớn. Ví dụ: bóng bán dẫn 1nm sẽ tạo ra bộ xử lý nhanh hơn, đơn vị bộ nhớ nhỏ hơn, khả năng lưu trữ năng lượng hiệu quả hơn, v.v.
Con đường đến 1nm có thể được mô tả là phức tạp và nhiều khúc quanh. Từ góc độ ngành, những đột phá học thuật này có thể không nhất thiết phải sớm được sử dụng trong sản xuất chip thương mại. Suy cho cùng, tốc độ sản xuất của chip 3nm dường như vẫn là một vấn đề. Từ 3nm đến 1nm, chúng tôi mong muốn được khám phá sâu hơn về cách Định luật Moore sẽ tiếp tục vượt qua những thách thức to lớn mà công nghệ 1nm phải đối mặt.
>> Trận chiến máy in thạch bản: những cái giá ASML phải trả để có được vinh quang ngày nay
