Gã khổng lồ công nghệ Hàn Quốc - Samsung Electronics, vừa khiến giới công nghệ "trầm trồ" khi công bố hai nút quy trình sản xuất chip tiên tiến SF2Z (2nm) và SF4U (4nm) tại Diễn đàn Samsung Foundry (SFF) diễn ra ở San Jose vào ngày 12-13/6 vừa qua.
"Siêu phẩm" đầu tiên được Samsung giới thiệu là SF2Z - nút quy trình 2nm thế hệ mới, ứng dụng công nghệ mạng lưới cung cấp điện mặt sau (BSPDN) đột phá. Bằng cách đặt các thanh ray điện ở mặt sau của tấm wafer, SF2Z loại bỏ tình trạng tắc nghẽn đường truyền tín hiệu, từ đó tăng cường hiệu suất, công suất và tối ưu diện tích (PPA) so với thế hệ SF2 trước đó. Samsung khẳng định, SF2Z giảm thiểu đáng kể hiện tượng sụt áp, giúp nâng cao hiệu suất cho các thiết kế điện toán hiệu năng cao (HPC).
Nhà máy sản xuất chip của Samsung tại Hwaseong, Hàn Quốc. Ảnh: Samsung
Tiếp theo là SF4U - nút quy trình 4nm được cải tiến với công nghệ thu nhỏ quang học, cho phép thu nhỏ kích thước chip mà không cần thay đổi kiến trúc.
Dự kiến, SF4U sẽ được đưa vào sản xuất từ năm 2025, trong khi SF2Z sẽ ra mắt sau đó 2 năm, tức năm 2027. Cả hai nút quy trình này đều nhắm đến các ứng dụng AI và HPC, nhưng nhiều khả năng cũng sẽ được Samsung ứng dụng cho cả chip smartphone trong tương lai.
"Gã khổng lồ" xứ Hàn cho biết thêm, hai nút quy trình mới này chính là bước đệm quan trọng cho nút SF1.4 (1.4nm) sắp tới. Samsung cũng đang tích cực nghiên cứu và phát triển các công nghệ đúc chip dưới 1.4nm bằng cách cải tiến vật liệu và cấu trúc.
Với việc kích thước bóng bán dẫn tỷ lệ thuận với nút quy trình (nm), việc thu nhỏ nút quy trình sẽ cho phép tích hợp nhiều bóng bán dẫn hơn trên cùng một diện tích chip. Điều này đồng nghĩa với việc chip sẽ có hiệu suất cao hơn và tiêu thụ điện năng ít hơn.
"Siêu phẩm" đầu tiên được Samsung giới thiệu là SF2Z - nút quy trình 2nm thế hệ mới, ứng dụng công nghệ mạng lưới cung cấp điện mặt sau (BSPDN) đột phá. Bằng cách đặt các thanh ray điện ở mặt sau của tấm wafer, SF2Z loại bỏ tình trạng tắc nghẽn đường truyền tín hiệu, từ đó tăng cường hiệu suất, công suất và tối ưu diện tích (PPA) so với thế hệ SF2 trước đó. Samsung khẳng định, SF2Z giảm thiểu đáng kể hiện tượng sụt áp, giúp nâng cao hiệu suất cho các thiết kế điện toán hiệu năng cao (HPC).
Nhà máy sản xuất chip của Samsung tại Hwaseong, Hàn Quốc. Ảnh: Samsung
Tiếp theo là SF4U - nút quy trình 4nm được cải tiến với công nghệ thu nhỏ quang học, cho phép thu nhỏ kích thước chip mà không cần thay đổi kiến trúc.
Dự kiến, SF4U sẽ được đưa vào sản xuất từ năm 2025, trong khi SF2Z sẽ ra mắt sau đó 2 năm, tức năm 2027. Cả hai nút quy trình này đều nhắm đến các ứng dụng AI và HPC, nhưng nhiều khả năng cũng sẽ được Samsung ứng dụng cho cả chip smartphone trong tương lai.
"Gã khổng lồ" xứ Hàn cho biết thêm, hai nút quy trình mới này chính là bước đệm quan trọng cho nút SF1.4 (1.4nm) sắp tới. Samsung cũng đang tích cực nghiên cứu và phát triển các công nghệ đúc chip dưới 1.4nm bằng cách cải tiến vật liệu và cấu trúc.
Với việc kích thước bóng bán dẫn tỷ lệ thuận với nút quy trình (nm), việc thu nhỏ nút quy trình sẽ cho phép tích hợp nhiều bóng bán dẫn hơn trên cùng một diện tích chip. Điều này đồng nghĩa với việc chip sẽ có hiệu suất cao hơn và tiêu thụ điện năng ít hơn.
