Nguyễn Quốc Hòa
Writer
Tuyên bố của TSMC tại Hội nghị chuyên đề công nghệ Bắc Mỹ 2024 đã giáng một quả bom sốc vào ngành sản xuất chip toàn cầu. Trong cuộc họp, TSMC không chỉ xác nhận lịch trình cho công nghệ xử lý 2 nanomet (N2) mà kế hoạch sản xuất của họ vẫn ổn định và dự kiến sẽ bước vào giai đoạn sản xuất hàng loạt vào nửa cuối năm 2025.
Cốt lõi của thế hệ công nghệ này nằm ở việc lần đầu tiên sử dụng các bóng bán dẫn nanosheet toàn cổng (GAAFET) . So với cấu trúc FinFET truyền thống, GAAFET cung cấp khả năng kiểm soát dòng điện tốt hơn, nhờ đó đạt được hiệu suất cao hơn ở cùng mức tiêu thụ điện năng hoặc cùng hiệu suất giảm điện năng tiêu thụ.
Điều đáng chú ý là mạng cấp nguồn phía sau (BSPDN) được lên kế hoạch ban đầu trong phiên bản N2P đã bị hủy bỏ để chuyển sang mạch cấp nguồn thông thường. Việc điều chỉnh này có thể là do những cân nhắc về hiệu quả chi phí.
Điều này thể hiện một bước tiến lớn vì nó mang lại cho các nhà thiết kế sự tự do chưa từng có trong việc điều chỉnh chính xác sản phẩm của họ để đáp ứng nhu cầu của các ứng dụng cụ thể. So với công nghệ FinFlex hiện có, NanoFlex linh hoạt hơn nhờ sự ra đời của GAAFET và có thể cải thiện hơn nữa hiệu suất hoặc hiệu quả bằng cách tối ưu hóa độ rộng kênh và xây dựng các đơn vị có độ cao khác nhau.
Ngoài những cải tiến về nút quy trình và công nghệ thiết kế, TSMC còn giới thiệu tụ điện kim loại cách điện (SHPMIM) hiệu suất cực cao trong công nghệ N2, có mật độ công suất cao hơn gấp đôi so với công nghệ thế hệ trước đồng thời giảm đáng kể điện trở, điều quan trọng để duy trì sự ổn định nguồn điện của chip là rất quan trọng, đặc biệt là trong các lĩnh vực có nhu cầu cao như điện toán hiệu năng cao và 5G.
TSMC sẽ ra mắt công nghệ xử lý 4 nanomet (N4C) tiết kiệm hơn vào năm 2025, giảm chi phí sản xuất 8,5% thông qua một loạt biện pháp tối ưu hóa và cải thiện hiệu quả chi phí của các quy trình hoàn thiện hiện có để đáp ứng các nhu cầu khác nhau của khách hàng và thị trường.
N4C là thành viên mới nhất trong dòng 5 nanomet của TSMC và là sự tối ưu hóa hơn nữa của công nghệ N4P. Bằng cách thiết kế lại các ô tiêu chuẩn và ô SRAM, điều chỉnh các quy tắc thiết kế và giảm số lượng lớp mặt nạ trong quy trình sản xuất, N4C nhằm mục đích giảm kích thước chip và đơn giản hóa quy trình sản xuất, từ đó tiết kiệm chi phí.
Ngoài ra, nó cũng hứa hẹn cải thiện tỷ lệ năng suất bằng cách giảm diện tích chip trong khi vẫn duy trì mật độ khuyết tật ở cấp độ wafer giống như N4P, nghĩa là tạo ra nhiều chip không có khuyết tật hơn trên mỗi đơn vị wafer.
Kevin Zhang, phó chủ tịch phát triển kinh doanh tại TSMC, nhấn mạnh rằng N4C sẽ cung cấp thêm các cách tiết kiệm chi phí cho khách hàng sử dụng công nghệ 4 nanomet, cho phép họ giảm tổng chi phí sở hữu bằng cách loại bỏ một số bước sản xuất và cải tiến thiết kế IP ban đầu. N4C tương thích với cơ sở hạ tầng thiết kế của N4P. Mặc dù vẫn chưa rõ liệu IP N5 hay N4P có thể được tái sử dụng trực tiếp hay không, TSMC cho biết họ sẽ cung cấp cho khách hàng những lựa chọn linh hoạt để cân bằng giữa hiệu quả chi phí và đầu tư thiết kế.
Việc giới thiệu quy trình mới này diễn ra vào thời điểm khách hàng của TSMC đang chuyển sang công nghệ 3nm tiên tiến nhất của họ, đặc biệt là khi xem xét các vấn đề về chi phí cũng như những cải tiến về mật độ và hiệu suất tương đối hạn chế của N3B trong dòng 3nm. Với hiệu quả về mặt chi phí và kiến trúc FinFET hoàn thiện, N4C được kỳ vọng sẽ là một nút phổ biến và có tuổi thọ lâu dài, đặc biệt hấp dẫn đối với những khách hàng muốn kiểm soát chi phí và duy trì sự ổn định công nghệ.
N4C dự kiến sẽ bắt đầu được sản xuất hàng loạt vào năm tới. Với kinh nghiệm phong phú và năng suất cao của TSMC trong quy trình 5nm, N4C được kỳ vọng sẽ chứng tỏ hiệu quả sản xuất tốt và hiệu suất chất lượng ngay từ đầu, củng cố hơn nữa vị trí dẫn đầu của TSMC trong lĩnh vực sản xuất chất bán dẫn toàn cầu.
Tóm lại, với cách tiếp cận công nghệ 2nm của TSMC và sự ra đời của NanoFlex, thiết kế chip sẽ bước vào kỷ nguyên tùy biến và hiệu quả hơn. Đồng thời, việc liên tục cải tiến các nút trưởng thành, chẳng hạn như việc ra mắt N4C, thể hiện sự hiểu biết sâu sắc của TSMC về nhu cầu đa dạng của thị trường.
Cốt lõi của thế hệ công nghệ này nằm ở việc lần đầu tiên sử dụng các bóng bán dẫn nanosheet toàn cổng (GAAFET) . So với cấu trúc FinFET truyền thống, GAAFET cung cấp khả năng kiểm soát dòng điện tốt hơn, nhờ đó đạt được hiệu suất cao hơn ở cùng mức tiêu thụ điện năng hoặc cùng hiệu suất giảm điện năng tiêu thụ.
Điều đáng chú ý là mạng cấp nguồn phía sau (BSPDN) được lên kế hoạch ban đầu trong phiên bản N2P đã bị hủy bỏ để chuyển sang mạch cấp nguồn thông thường. Việc điều chỉnh này có thể là do những cân nhắc về hiệu quả chi phí.
NanoFlex: Cuộc cách mạng tùy biến trong thiết kế chip
NanoFlex là điểm nổi bật của phiên bản này cho phép các nhà thiết kế kết hợp các đơn vị từ các thư viện khác nhau trong một thiết kế chip duy nhất, cho dù theo đuổi hiệu suất cao, mức tiêu thụ điện năng thấp hay giảm thiểu diện tích.Điều này thể hiện một bước tiến lớn vì nó mang lại cho các nhà thiết kế sự tự do chưa từng có trong việc điều chỉnh chính xác sản phẩm của họ để đáp ứng nhu cầu của các ứng dụng cụ thể. So với công nghệ FinFlex hiện có, NanoFlex linh hoạt hơn nhờ sự ra đời của GAAFET và có thể cải thiện hơn nữa hiệu suất hoặc hiệu quả bằng cách tối ưu hóa độ rộng kênh và xây dựng các đơn vị có độ cao khác nhau.
Tụ điện SHPMIM: Bước nhảy vọt về ổn định nguồn điện
Ngoài những cải tiến về nút quy trình và công nghệ thiết kế, TSMC còn giới thiệu tụ điện kim loại cách điện (SHPMIM) hiệu suất cực cao trong công nghệ N2, có mật độ công suất cao hơn gấp đôi so với công nghệ thế hệ trước đồng thời giảm đáng kể điện trở, điều quan trọng để duy trì sự ổn định nguồn điện của chip là rất quan trọng, đặc biệt là trong các lĩnh vực có nhu cầu cao như điện toán hiệu năng cao và 5G.
Tối ưu hóa liên tục các nút trưởng thành: Sự ra mắt của N4C
TSMC sẽ ra mắt công nghệ xử lý 4 nanomet (N4C) tiết kiệm hơn vào năm 2025, giảm chi phí sản xuất 8,5% thông qua một loạt biện pháp tối ưu hóa và cải thiện hiệu quả chi phí của các quy trình hoàn thiện hiện có để đáp ứng các nhu cầu khác nhau của khách hàng và thị trường.
N4C là thành viên mới nhất trong dòng 5 nanomet của TSMC và là sự tối ưu hóa hơn nữa của công nghệ N4P. Bằng cách thiết kế lại các ô tiêu chuẩn và ô SRAM, điều chỉnh các quy tắc thiết kế và giảm số lượng lớp mặt nạ trong quy trình sản xuất, N4C nhằm mục đích giảm kích thước chip và đơn giản hóa quy trình sản xuất, từ đó tiết kiệm chi phí.
Ngoài ra, nó cũng hứa hẹn cải thiện tỷ lệ năng suất bằng cách giảm diện tích chip trong khi vẫn duy trì mật độ khuyết tật ở cấp độ wafer giống như N4P, nghĩa là tạo ra nhiều chip không có khuyết tật hơn trên mỗi đơn vị wafer.
Kevin Zhang, phó chủ tịch phát triển kinh doanh tại TSMC, nhấn mạnh rằng N4C sẽ cung cấp thêm các cách tiết kiệm chi phí cho khách hàng sử dụng công nghệ 4 nanomet, cho phép họ giảm tổng chi phí sở hữu bằng cách loại bỏ một số bước sản xuất và cải tiến thiết kế IP ban đầu. N4C tương thích với cơ sở hạ tầng thiết kế của N4P. Mặc dù vẫn chưa rõ liệu IP N5 hay N4P có thể được tái sử dụng trực tiếp hay không, TSMC cho biết họ sẽ cung cấp cho khách hàng những lựa chọn linh hoạt để cân bằng giữa hiệu quả chi phí và đầu tư thiết kế.
Việc giới thiệu quy trình mới này diễn ra vào thời điểm khách hàng của TSMC đang chuyển sang công nghệ 3nm tiên tiến nhất của họ, đặc biệt là khi xem xét các vấn đề về chi phí cũng như những cải tiến về mật độ và hiệu suất tương đối hạn chế của N3B trong dòng 3nm. Với hiệu quả về mặt chi phí và kiến trúc FinFET hoàn thiện, N4C được kỳ vọng sẽ là một nút phổ biến và có tuổi thọ lâu dài, đặc biệt hấp dẫn đối với những khách hàng muốn kiểm soát chi phí và duy trì sự ổn định công nghệ.
N4C dự kiến sẽ bắt đầu được sản xuất hàng loạt vào năm tới. Với kinh nghiệm phong phú và năng suất cao của TSMC trong quy trình 5nm, N4C được kỳ vọng sẽ chứng tỏ hiệu quả sản xuất tốt và hiệu suất chất lượng ngay từ đầu, củng cố hơn nữa vị trí dẫn đầu của TSMC trong lĩnh vực sản xuất chất bán dẫn toàn cầu.
