Mạnh Quân✔
Writer
Không thể tiếp cận các máy quang khắc EUV tiên tiến để tiếp tục thu nhỏ transistor theo con đường mà TSMC hay Samsung đang sử dụng, Huawei đang thử một hướng đi khác: thay vì chỉ tìm cách làm transistor nhỏ hơn, hãng muốn rút ngắn quãng đường tín hiệu phải di chuyển bên trong chip. Công nghệ được Huawei gọi là LogicFolding, hay “gấp mạch logic”, và là một thành phần quan trọng trong Định luật Tau (τ) mà hãng công bố hồi tháng 5/2026.
Ngày 4/9, He Tingbo (Hà Đình Ba), thành viên Hội đồng quản trị kiêm Chủ tịch Bộ phận Bán dẫn Huawei, tiếp tục công bố trên ChinaXiv, nền tảng bản thảo khoa học của Viện Hàn lâm Khoa học Trung Quốc, bài viết có tiêu đề Huawei’s τ Chip Was Supposed to Melt?. Nội dung nhằm trả lời một câu hỏi quan trọng đối với hướng phát triển chip 3D của Huawei: nếu đưa ngày càng nhiều transistor vào cùng một diện tích bằng cách xếp các mạch thành nhiều lớp, liệu mật độ công suất tăng lên có khiến chip quá nóng?
Câu trả lời của He Tingbo khá thú vị: xếp nhiều transistor gần nhau hơn không nhất thiết khiến chip tiêu thụ nhiều điện hơn, bởi một phần đáng kể năng lượng của chip không chỉ được dùng để tính toán mà còn bị tiêu hao trong quá trình vận chuyển dữ liệu giữa hàng tỷ transistor và các khối chức năng. Có thể hình dung giống một người đi làm: năng lượng trong ngày không chỉ dành cho thời gian ngồi làm việc tại bàn mà còn tiêu tốn cho việc di chuyển từ nơi này sang nơi khác.
Trong chip cũng vậy. Mỗi khi dữ liệu phải đi qua một đường mạch dài, hệ thống phải nạp và xả các điện dung ký sinh trên đường truyền, từ đó tiêu tốn năng lượng và mất thời gian. Vì vậy, nếu có thể đưa những khối mạch thường xuyên trao đổi dữ liệu lại gần nhau, tín hiệu sẽ đi quãng đường ngắn hơn, giảm điện dung phải điều khiển và đồng thời giảm cả độ trễ lẫn điện năng tiêu thụ.
Đây chính là ý tưởng cơ bản của LogicFolding. Thay vì bố trí toàn bộ mạch trên một mặt phẳng rồi nối những khu vực cách xa nhau bằng các đường dây dài, Huawei tổ chức một số phần của mạch theo nhiều lớp, tạo ra các kết nối theo chiều dọc ngắn hơn. Theo Huawei, trong một số thiết kế thử nghiệm, tổng chiều dài đường dây có thể giảm khoảng 20%, trong khi những đường truyền quan trọng có thể được rút ngắn tới 70%. Ở một mô-đun xử lý, chiều dài mạng phân phối xung nhịp giảm 28%, còn số bộ đệm cần sử dụng giảm từ khoảng 43.600 xuống còn 19.000.
Nói đơn giản, nếu tiến trình sản xuất tiên tiến cố gắng thu nhỏ từng transistor, LogicFolding lại tìm cách sắp xếp các transistor và khối mạch gần nhau hơn để dữ liệu không phải đi quá xa. Hai phương pháp đều hướng tới tăng mật độ và hiệu quả của chip, nhưng tiếp cận vấn đề theo những hướng khác nhau.
Huawei cho biết hướng thiết kế này đã được đưa vào Kirin 2026, thế hệ chip dự kiến xuất hiện trên các thiết bị của hãng trong mùa thu năm nay. Theo số liệu Huawei công bố, mật độ transistor tăng từ khoảng 155 triệu lên 238 triệu transistor/mm² so với nền tảng Kirin 9030 Pro trước đó, tương đương mức tăng khoảng 54-55%, dù không cần chuyển sang một tiến trình sản xuất tiên tiến hơn.
Hiệu quả được Huawei công bố còn đáng chú ý hơn ở các khối xử lý song song như NPU và GPU. Với NPU, hãng cho biết vẫn có thể duy trì năng lực tính toán khoảng 29 TOPS trong khi giảm tần số hoạt động 63%, hạ điện áp từ 0,85 V xuống 0,55 V và giảm mạnh mật độ công suất. Điều này giải thích vì sao một con chip có mật độ transistor cao hơn chưa chắc phải nóng hơn: nếu việc rút ngắn đường truyền giúp giảm đủ lượng điện tiêu thụ, tổng nhiệt lượng sinh ra cũng có thể giảm.
Dù vậy, chính He Tingbo cũng nhấn mạnh rằng LogicFolding không phải công thức tự động giúp mọi chip tiết kiệm điện. Định luật Tau về bản chất tìm cách tạo thêm “khoảng thời gian” bằng cách giảm độ trễ của tín hiệu; nhà thiết kế sau đó có thể dùng phần lợi ích này để giảm điện áp và tiết kiệm năng lượng, hoặc ngược lại dùng nó để tăng tần số và đẩy hiệu năng lên cao hơn. Nếu toàn bộ lợi ích được dùng để tăng tốc chip, mức tiêu thụ điện thậm chí có thể tăng.
Hiệu quả cũng không giống nhau đối với mọi loại bộ xử lý. Các NPU và GPU thực hiện lượng lớn phép tính song song có nhiều cơ hội tận dụng kiến trúc mới hơn, trong khi CPU phải xử lý nhiều chuỗi lệnh tuần tự nên lợi ích có thể thấp hơn. Điều Huawei muốn chứng minh vì thế không phải “gấp chip là chip sẽ mát”, mà là việc rút ngắn đường truyền tạo thêm dư địa để kỹ sư cân bằng giữa hiệu năng, diện tích và điện năng tiêu thụ.
Đây cũng chưa phải con đường không có trở ngại. Việc xếp các lớp mạch với mật độ cao đặt ra hàng loạt vấn đề về liên kết giữa các lớp, độ chính xác khi căn chỉnh, độ cong vênh của wafer, khả năng tản nhiệt từ những lớp nằm sâu bên trong và sự tương thích với các công cụ thiết kế chip EDA. Reuters trước đó cũng lưu ý rằng các công nghệ 3D stacking và advanced packaging không phải ý tưởng chỉ Huawei mới theo đuổi; TSMC, Samsung, Nvidia và nhiều doanh nghiệp bán dẫn khác đều đang phát triển những giải pháp tương tự, trong khi hiệu quả thực tế của cách tiếp cận riêng của Huawei vẫn cần được kiểm chứng qua các sản phẩm thương mại.
Điểm đáng chú ý nằm ở hoàn cảnh của Huawei. Các hạn chế xuất khẩu khiến công ty Trung Quốc không thể mua những hệ thống EUV tiên tiến của ASML, trong khi đây là công cụ quan trọng để ngành bán dẫn tiếp tục sản xuất chip ở các tiến trình hàng đầu. Thay vì chỉ chạy theo cuộc đua thu nhỏ transistor, Huawei đang đặt cược rằng thiết kế 3D, LogicFolding và tối ưu thời gian truyền tín hiệu có thể bù đắp một phần bất lợi về công nghệ chế tạo. Huawei cho biết chip Kirin ra mắt mùa thu 2026 sẽ là sản phẩm đầu tiên sử dụng LogicFolding và đặt mục tiêu đến năm 2031 đạt mật độ transistor tương đương những chip sản xuất bằng tiến trình khoảng 1,4 nm. Đây hiện vẫn là mục tiêu do Huawei đưa ra, chưa phải năng lực đã được chứng minh trên sản phẩm thương mại.
Vì vậy, câu hỏi lớn nhất không còn là Huawei có thể “gấp” mạch bán dẫn hay không, mà là công nghệ này có thể tiếp tục được cải tiến qua nhiều thế hệ chip, sản xuất với sản lượng lớn và duy trì hiệu quả về chi phí, nhiệt độ cũng như độ tin cậy hay không. Nếu làm được, LogicFolding có thể giúp Huawei mở thêm một con đường phát triển chip trong bối cảnh khó tiếp cận công nghệ quang khắc tiên tiến nhất; còn nếu không giải quyết được những bài toán về nhiệt, sản xuất và thiết kế 3D, nó sẽ khó trở thành một giải pháp thực sự thay thế cho lợi thế mà việc thu nhỏ tiến trình bán dẫn mang lại.
Ngày 4/9, He Tingbo (Hà Đình Ba), thành viên Hội đồng quản trị kiêm Chủ tịch Bộ phận Bán dẫn Huawei, tiếp tục công bố trên ChinaXiv, nền tảng bản thảo khoa học của Viện Hàn lâm Khoa học Trung Quốc, bài viết có tiêu đề Huawei’s τ Chip Was Supposed to Melt?. Nội dung nhằm trả lời một câu hỏi quan trọng đối với hướng phát triển chip 3D của Huawei: nếu đưa ngày càng nhiều transistor vào cùng một diện tích bằng cách xếp các mạch thành nhiều lớp, liệu mật độ công suất tăng lên có khiến chip quá nóng?
Câu trả lời của He Tingbo khá thú vị: xếp nhiều transistor gần nhau hơn không nhất thiết khiến chip tiêu thụ nhiều điện hơn, bởi một phần đáng kể năng lượng của chip không chỉ được dùng để tính toán mà còn bị tiêu hao trong quá trình vận chuyển dữ liệu giữa hàng tỷ transistor và các khối chức năng. Có thể hình dung giống một người đi làm: năng lượng trong ngày không chỉ dành cho thời gian ngồi làm việc tại bàn mà còn tiêu tốn cho việc di chuyển từ nơi này sang nơi khác.
Trong chip cũng vậy. Mỗi khi dữ liệu phải đi qua một đường mạch dài, hệ thống phải nạp và xả các điện dung ký sinh trên đường truyền, từ đó tiêu tốn năng lượng và mất thời gian. Vì vậy, nếu có thể đưa những khối mạch thường xuyên trao đổi dữ liệu lại gần nhau, tín hiệu sẽ đi quãng đường ngắn hơn, giảm điện dung phải điều khiển và đồng thời giảm cả độ trễ lẫn điện năng tiêu thụ.
Đây chính là ý tưởng cơ bản của LogicFolding. Thay vì bố trí toàn bộ mạch trên một mặt phẳng rồi nối những khu vực cách xa nhau bằng các đường dây dài, Huawei tổ chức một số phần của mạch theo nhiều lớp, tạo ra các kết nối theo chiều dọc ngắn hơn. Theo Huawei, trong một số thiết kế thử nghiệm, tổng chiều dài đường dây có thể giảm khoảng 20%, trong khi những đường truyền quan trọng có thể được rút ngắn tới 70%. Ở một mô-đun xử lý, chiều dài mạng phân phối xung nhịp giảm 28%, còn số bộ đệm cần sử dụng giảm từ khoảng 43.600 xuống còn 19.000.
Nói đơn giản, nếu tiến trình sản xuất tiên tiến cố gắng thu nhỏ từng transistor, LogicFolding lại tìm cách sắp xếp các transistor và khối mạch gần nhau hơn để dữ liệu không phải đi quá xa. Hai phương pháp đều hướng tới tăng mật độ và hiệu quả của chip, nhưng tiếp cận vấn đề theo những hướng khác nhau.
Huawei cho biết hướng thiết kế này đã được đưa vào Kirin 2026, thế hệ chip dự kiến xuất hiện trên các thiết bị của hãng trong mùa thu năm nay. Theo số liệu Huawei công bố, mật độ transistor tăng từ khoảng 155 triệu lên 238 triệu transistor/mm² so với nền tảng Kirin 9030 Pro trước đó, tương đương mức tăng khoảng 54-55%, dù không cần chuyển sang một tiến trình sản xuất tiên tiến hơn.
Hiệu quả được Huawei công bố còn đáng chú ý hơn ở các khối xử lý song song như NPU và GPU. Với NPU, hãng cho biết vẫn có thể duy trì năng lực tính toán khoảng 29 TOPS trong khi giảm tần số hoạt động 63%, hạ điện áp từ 0,85 V xuống 0,55 V và giảm mạnh mật độ công suất. Điều này giải thích vì sao một con chip có mật độ transistor cao hơn chưa chắc phải nóng hơn: nếu việc rút ngắn đường truyền giúp giảm đủ lượng điện tiêu thụ, tổng nhiệt lượng sinh ra cũng có thể giảm.
Dù vậy, chính He Tingbo cũng nhấn mạnh rằng LogicFolding không phải công thức tự động giúp mọi chip tiết kiệm điện. Định luật Tau về bản chất tìm cách tạo thêm “khoảng thời gian” bằng cách giảm độ trễ của tín hiệu; nhà thiết kế sau đó có thể dùng phần lợi ích này để giảm điện áp và tiết kiệm năng lượng, hoặc ngược lại dùng nó để tăng tần số và đẩy hiệu năng lên cao hơn. Nếu toàn bộ lợi ích được dùng để tăng tốc chip, mức tiêu thụ điện thậm chí có thể tăng.
Hiệu quả cũng không giống nhau đối với mọi loại bộ xử lý. Các NPU và GPU thực hiện lượng lớn phép tính song song có nhiều cơ hội tận dụng kiến trúc mới hơn, trong khi CPU phải xử lý nhiều chuỗi lệnh tuần tự nên lợi ích có thể thấp hơn. Điều Huawei muốn chứng minh vì thế không phải “gấp chip là chip sẽ mát”, mà là việc rút ngắn đường truyền tạo thêm dư địa để kỹ sư cân bằng giữa hiệu năng, diện tích và điện năng tiêu thụ.
Đây cũng chưa phải con đường không có trở ngại. Việc xếp các lớp mạch với mật độ cao đặt ra hàng loạt vấn đề về liên kết giữa các lớp, độ chính xác khi căn chỉnh, độ cong vênh của wafer, khả năng tản nhiệt từ những lớp nằm sâu bên trong và sự tương thích với các công cụ thiết kế chip EDA. Reuters trước đó cũng lưu ý rằng các công nghệ 3D stacking và advanced packaging không phải ý tưởng chỉ Huawei mới theo đuổi; TSMC, Samsung, Nvidia và nhiều doanh nghiệp bán dẫn khác đều đang phát triển những giải pháp tương tự, trong khi hiệu quả thực tế của cách tiếp cận riêng của Huawei vẫn cần được kiểm chứng qua các sản phẩm thương mại.
Điểm đáng chú ý nằm ở hoàn cảnh của Huawei. Các hạn chế xuất khẩu khiến công ty Trung Quốc không thể mua những hệ thống EUV tiên tiến của ASML, trong khi đây là công cụ quan trọng để ngành bán dẫn tiếp tục sản xuất chip ở các tiến trình hàng đầu. Thay vì chỉ chạy theo cuộc đua thu nhỏ transistor, Huawei đang đặt cược rằng thiết kế 3D, LogicFolding và tối ưu thời gian truyền tín hiệu có thể bù đắp một phần bất lợi về công nghệ chế tạo. Huawei cho biết chip Kirin ra mắt mùa thu 2026 sẽ là sản phẩm đầu tiên sử dụng LogicFolding và đặt mục tiêu đến năm 2031 đạt mật độ transistor tương đương những chip sản xuất bằng tiến trình khoảng 1,4 nm. Đây hiện vẫn là mục tiêu do Huawei đưa ra, chưa phải năng lực đã được chứng minh trên sản phẩm thương mại.
Vì vậy, câu hỏi lớn nhất không còn là Huawei có thể “gấp” mạch bán dẫn hay không, mà là công nghệ này có thể tiếp tục được cải tiến qua nhiều thế hệ chip, sản xuất với sản lượng lớn và duy trì hiệu quả về chi phí, nhiệt độ cũng như độ tin cậy hay không. Nếu làm được, LogicFolding có thể giúp Huawei mở thêm một con đường phát triển chip trong bối cảnh khó tiếp cận công nghệ quang khắc tiên tiến nhất; còn nếu không giải quyết được những bài toán về nhiệt, sản xuất và thiết kế 3D, nó sẽ khó trở thành một giải pháp thực sự thay thế cho lợi thế mà việc thu nhỏ tiến trình bán dẫn mang lại.
